有源晶振Tri-state引脚要接吗？

答：（建议）要接。如果不使用三态（Tri-state/OE）功能，通常建议将该引脚接高电平（Vdd/Vcc），而不是悬空。 悬空虽然在某些规格书里被允许，但属于高风险做法，容易因干扰导致晶振意外停振。

为什么建议接高电平而不是悬空？

虽然有源晶振的 Tri-state 引脚（通常是 1 脚）在悬空时，内部上拉可能使其默认为高电平从而正常输出，但不同厂家、不同批次的设计存在差异。部分厂商的规格书会明确警告 “不要把该引脚悬空”，必须接到 Vdd 才能保证正常振荡。接高电平是最稳妥的做法，能确保输出使能，避免系统因时钟缺失而无法启动。

具体接法

1、正常输出（不需要控制）：

将 Tri-state 引脚直接连接到晶振的电源正极（Vdd/Vcc）。对于 3.3V 系统，就接 3.3V；对于 1.8V 系统，就接 1.8V。

2、需要动态控制（如低功耗休眠）：

将该引脚连接到 MCU 的 GPIO。输出高电平时晶振工作；输出低电平时，输出脚进入高阻态（Hi-Z），时钟停止输出。

注意：

在接线前，务必查阅你所用具体型号的规格书（Datasheet）。极少数特殊型号的 1 脚可能是 NC（无连接）或待机（Stand-by）功能，定义不同，接法会有区别。