晶体ESR增大,其激励功率DL会降低吗？ 答：不一定会降低，甚至在同一个振荡电路里，ESR（等效串联电阻）增大后晶体的实际激励功率（DL, Drive Level）往往会升高。 公式： DL（Drive Level）= I² × ESR 其中 DL 是激励功率/驱动功率，I 是流过晶体的电流有效值，…

时间：2026/10/28

布局的时候晶振离接口远还是近？ 晶振要尽量远离板边和外部接口。因为时钟噪声如果耦合到接口线上，会通过线缆辐射出去，这在EMC测试中是常见的超标原因。通常建议晶振距离板边至少1厘米以上，距离高速连接器、I/O接口至少2到3厘米，具体距离要看时钟频率和接口类型。

时间：2026/10/27

晶振的负载电容为什么要就近接地？ 负载电容的接地引脚如果走很长的线才到地过孔，这段走线上的寄生电感会和电容一起构成谐振回路，反而增加辐射。就近接地的目的是让晶振—负载电容—地—晶振这个环路面积尽量小，环路越小，对外辐射越弱，也越不容易受到外界干扰。

时间：2026/10/26

（无源晶振24MHz输出波形：正弦波） 晶振周围的接地过孔为什么要打那么密？ 接地过孔围栏的作用是形成半屏蔽腔，把晶振的辐射限制在局部区域。过孔间距过大的话，高频分量会从过孔之间"漏"出去。经验上过孔间距不超过最高关注频率对应波长的二十分之一，对于几百兆赫兹的谐波，3到5毫米间距是常用值，具体还要看…

时间：2026/10/25

关于影响晶振起振及/或频偏的杂散电容Cs详解如下： 杂散电容 Cstray 杂散电容是电路中天然存在的寄生参数。在实际设计中，杂散电容通常落在3pF~5pF之间，一般以3pF作为初始估算值。 在导体(走线/地)、距离以及介质(PCB/空气)，就会形成电容。杂散电容通常可近似看作由平行板结构和边缘电场…

时间：2026/10/24

多层板有完整地平面，晶振在表层，内层走信号线可以吗？ 答：内层有完整地平面做参考的话，晶振的大部分电场会终止在地平面上，对下层信号的耦合会小很多。但还是建议晶振正下方区域尽量不要走敏感信号线，特别是时钟、复位、模拟采样这类。如果非要走，建议在晶振和信号层之间多一层完整地平面做屏蔽。

时间：2026/10/23

（方波LVCMOS输出） 晶振输出波形LVCMOS和Clipped Sine Wave的区别是什么？ LVCMOS和Clipped Sine Wave（削峰正弦波）是两种截然不同的时钟信号输出类型。LVCMOS是数字方波（Square Wave）输出，而Clipped Sine Wave是模拟波形输…

时间：2026/10/16

关于晶振下方不要设计任何电路的原因，晶诺威科技整理如下： 在PCB设计中，“晶振下方不要设计任何电路”是一条非常经典且重要的高速/高频布局原则。 晶振下方不能走信号线主要有三方面原因：一是晶振是强辐射源，谐波能量会耦合到经过的信号线上，把噪声带到板上其他区域；二是信号线穿过会破坏晶振返回电流的最短路…

时间：2026/10/14

负性阻抗（-R）达不到晶振ESR的5倍怎么办？ 答：可以，而且尝试调整外部电路是解决这个问题的首要方法。 负性阻抗（-R）达不到晶振ESR的5倍，意味着振荡电路的“增益裕量”不足，容易导致不起振、起振慢或在环境变化时停振。这通常是因为振荡器提供的能量不足以补偿晶振本身的损耗。 调整外部电路的核心思路…

时间：2026/10/13

用示波器测晶振时发现波形跳动是什么原因？晶诺威科技分析如下： 用示波器测晶振时发现波形跳动，最常见的原因往往不是晶振本身坏了，而是测量方法或电路的外围匹配出了问题。建议按照“先排除测量问题，再检查电路”的顺序来排查，通常能很快找到原因。 第一步：先检查示波器和探头设置（最常见原因） 晶振电路非常敏感…

时间：2026/10/11