什么是占空比？什么是周期？什么是频率？晶诺威科技解释如下：
一、什么是占空比？
占空比(Duty Cycle/Symmetry )是脉冲信号中高电平持续时间与整个周期时间的比率。它通常用于描述脉冲宽度调制(PWM)信号，其中信号在一定频率下在高电平和低电平之间切换。
60%占空比信号
占空比计算公式如下：
脉冲高电平持续时间（Ton）：是脉冲信号处于高电平状态的时间。
脉冲周期（T）：是脉冲信号从开始到重复出现所需的时间长度。
例如：如果一个脉冲信号的高电平持续时间为6毫秒(ms)，而其总的周期为10毫秒(ms)，那么它的占空比就是：
占空比单位：% （0%~100%）
除此之外，占空比平均电压也是一个关键参数。平均电压（Average Voltage）是指在一段时间内电压的平均值。对于周期性信号，如正弦波、方波、三角波或脉冲信号等，平均电压是指一个完整周期内电压的平均值。通俗点讲，咱们平时用万用表直流电压档测的就是平均电压。
需要注意的是，平均电压不是有效值电压。
那么，占空比的平均电压怎么计算呢？如下图：
平均电压计算方法
平均电压 = 峰值电压 * 占空比；
如上图，最高幅度电压（峰值电压）为5V，那么 平均电压 = 5V * 60% = 3V。
也就是说：占空比越大，则平均输出电压越大。如下图所示：
其他占空比下的平均电压
二、什么是周期？
周期是描述脉冲信号或任何周期性信号的一个基本参数。它指的是信号完成一次完整循环所需要的时间。对于脉冲信号而言，周期是指从一个脉冲的起点到下一个相同脉冲起点的时间间隔。
不同波形的周期T
如上图，方波波形 选择上升沿为起点，那么与 下一个脉冲上升沿的起点的时间间隔就是周期；同理，正弦波波形都是下降沿。
周期T 可以用以下公式来表示：
f 是频率，单位通常是赫兹（Hz）。
T是周期，即脉冲信号完成一次完整循环所需要的时间，单位通常是秒（s）。
例如，如果一个脉冲信号的频率为1KHz，那么它的周期为：
三、什么是频率？
频率是指单位时间内脉冲信号重复出现的次数。频率的单位通常是赫兹（Hz），表示每秒的周期数。
频率的计算公式为：
f 是频率，单位通常是赫兹（Hz）。
T是周期，即脉冲信号完成一次完整循环所需要的时间，单位通常是秒（s）。
例如：如果脉冲周期为10毫秒(ms)，那么频率为多少呢？
我们首先将 10毫秒(ms) 转换为 秒(s) 来计算频率。1毫秒等于0.001秒，因此周期T为：
现在我们可以计算频率了：
所以，如果脉冲信号的周期为10毫秒（ms），那么它的频率是100赫兹（Hz）。这意味着每秒钟脉冲信号会重复出现100次。
附：晶诺威科技产晶体振荡器OSC7050系列占空比为45%~55%，如下图所示：
拓展阅读：关于晶振上升/下降时间与占空比对信号质量的影响
晶振频率正确也可能导致系统采样错误、通信异常或启动不稳定，这通常与信号边沿速度和占空比有关。
时钟信号不仅控制系统节拍，还定义每一拍的时序边界。在微控制器(MCU)、现场可编程逻辑器件(FPGA)、以及串行器/解串器(SerDes)等高速器件中，信号边沿的微小偏差或抖动会影响采样精度。
在FPGA系统中，如果时钟上升沿过慢，不同逻辑通道间的采样触发点可能出现微秒级偏差，导致时序裕量被压缩；若占空比偏离50%，触发信号提前或滞后，也会增加抖动与误码风险。
当上升/下降时间过慢或波形不对称时，时钟边界模糊，设备容易出现采样偏差。
一、参数含义
上升时间Tr：信号从低电平的10%Vdd上升到高电平90%Vdd所需的时间。下降时间Tr：信号从高电平的90%Vdd下降到低电平10%Vdd所需的时间。占空比Duty Cycle：一个周期内，高电平持续时间占总周期的比例，理想值为50%。
二、影响晶振波形质量的主要因素
不同输出类型的晶振适用于不同场景：差分输出晶振(LVDS、HCSL、LVPECL)：边沿快、幅度低、抗干扰强，适合高速数字接口或高同步精度系统。CMOS/TTL输出：性能稳定，适合控制类电路或通用逻辑系统。射频/GPS系统：常用Clipped Sine或纯Sine输出，保证模拟信号完整性。
1、输出驱动结构
CMOS输出采用推挽电路，性能受晶振驱动能力和输出端负载影响，负载过大或驱动不足会减慢边沿速度。LVDS/HCSL采用恒流差分驱动，信号变化快、对称性好，抗干扰能力强。
2、负载电容和PCB走线
晶振内部有典型负载电容(如15pF)，保证波形稳定。实际电路中，PCB 走线、电路输入端和其他器件的电容会与晶振内部电容一起形成总负载：总负载过大：上升/下降沿变慢；总负载过小：波形尖锐但易振铃或抖动。
3、电源噪声
晶振对电源纹波敏感，电源噪声会导致输出抖动。设计时应加滤波电容，保持地平面连续，让高速信号有稳定返回路径，减少反射和干扰。
4、设计建议
总负载尽量接近规格书推荐值，可通过PCB走线长度、控制阻抗、匹配电容实现；时钟走线短，阻抗约50Ω；差分线等长，保证同时到达，减少干扰和失真；走线远离高速信号和噪声源，必要时增加地隔离线。
在高性能应用的设计中，应该特别关注晶振的关键性能指标，如上升/下降时间(Rise/Fall Time)、占空比(Duty Cycle)等，以确保输出信号符合目标器件的接口要求。
