关于有源晶振重要电气参数之一，晶诺威科技解释如下：

占空比（Duty Cycle,Symmetry）是一个周期性信号中高电平持续时间与整个周期时间的比例，通常以百分比表示。理想情况下，50%的占空比意味着高电平和低电平的时间相等。

晶振的占空比

无源晶振产生正弦波或近似正弦波的输出。没有明确的高电平和低电平。有源晶振内部有独立的起振芯片，能够直接输出方波信号。其占空比通常设计为接近50%，但在实际应用中可能偏离，范围通常为45%到55%。

占空比的重要性

1、信号对称

50%占空比意味着信号高低电平时间相等，这种对称性有助于简化计时和同步，尤其是在高频数字电路中。

2、电平稳定性

如果占空比过大，信号的高电平时间过长，可能导致电平不稳定和误判;过小，则信号的高电平时间不足，可能导致信号丢失，影响系统正常工作。

3、谐波分量

非对称的占空比会增加信号的谐波分量，这可能引起更高的电磁干扰，影响系统的电磁兼容性EMC。

4、测量占空比

示波器观察输出信号波形，测量高电平和低电平的时间，然后计算占空比;频谱分析仪用来分析信号的频谱，间接推测出占空比，尤其是对于高频信号。

拓展阅读：关于晶振上升/下降时间与占空比对信号质量的影响

晶振频率正确也可能导致系统采样错误、通信异常或启动不稳定，这通常与信号边沿速度和占空比有关。

时钟信号不仅控制系统节拍，还定义每一拍的时序边界。在微控制器(MCU)、现场可编程逻辑器件(FPGA)、以及串行器/解串器(SerDes)等高速器件中，信号边沿的微小偏差或抖动会影响采样精度。

在FPGA系统中，如果时钟上升沿过慢，不同逻辑通道间的采样触发点可能出现微秒级偏差，导致时序裕量被压缩；若占空比偏离50%，触发信号提前或滞后，也会增加抖动与误码风险。

当上升/下降时间过慢或波形不对称时，时钟边界模糊，设备容易出现采样偏差。

一、参数含义

上升时间Tr：信号从低电平的10%Vdd上升到高电平90%Vdd所需的时间。下降时间Tr：信号从高电平的90%Vdd下降到低电平10%Vdd所需的时间。占空比Duty Cycle：一个周期内，高电平持续时间占总周期的比例，理想值为50%。

二、影响晶振波形质量的主要因素

不同输出类型的晶振适用于不同场景：差分输出晶振(LVDS、HCSL、LVPECL)：边沿快、幅度低、抗干扰强，适合高速数字接口或高同步精度系统。CMOS/TTL输出：性能稳定，适合控制类电路或通用逻辑系统。射频/GPS系统：常用Clipped Sine或纯Sine输出，保证模拟信号完整性。

1、输出驱动结构

CMOS输出采用推挽电路，性能受晶振驱动能力和输出端负载影响，负载过大或驱动不足会减慢边沿速度。LVDS/HCSL采用恒流差分驱动，信号变化快、对称性好，抗干扰能力强。

2、负载电容和PCB走线

晶振内部有典型负载电容(如15pF)，保证波形稳定。实际电路中，PCB 走线、电路输入端和其他器件的电容会与晶振内部电容一起形成总负载：总负载过大：上升/下降沿变慢；总负载过小：波形尖锐但易振铃或抖动。

3、电源噪声

晶振对电源纹波敏感，电源噪声会导致输出抖动。设计时应加滤波电容，保持地平面连续，让高速信号有稳定返回路径，减少反射和干扰。

4、设计建议

总负载尽量接近规格书推荐值，可通过PCB走线长度、控制阻抗、匹配电容实现；时钟走线短，阻抗约50Ω；差分线等长，保证同时到达，减少干扰和失真；走线远离高速信号和噪声源，必要时增加地隔离线。

在高性能应用的设计中，应该特别关注晶振的关键性能指标，如上升/下降时间(Rise/Fall Time)、占空比(Duty Cycle)等，以确保输出信号符合目标器件的接口要求。