时钟信号在电路板中，起到重要的类似“信号灯”的作用。若时钟信号受到足够干扰，可能电路板系统紊乱，表现形式为不开机或开机不良。因此，我们建议在设计时钟信号走线时，请注意以下内容：

晶振时钟信号走线的方式取决于你所采用的分配方案：比如是公共时钟同步还是源时钟同步，要不要加时钟分配器件，加几级驱动等。

实际走线长短根据分配方案和拓扑结构具体计算(当然，信号线路越短越好)，时钟分配器件下要铺铜，未用引脚用1K电阻下拉到地。多级驱动要加PLL补偿(补偿值的大小需要计算)。

建议晶振输出的时钟信号不要分叉。若实在没有办法而必须要分叉的话，最多分两路(特指低速，高速必须点对点)，其他情况必须加时钟驱动。时钟驱动最多带2个负载。提醒一下，时钟信号分叉后相位存在跑偏隐患。

在晶振时钟信号线路布局上，需要注意以下九个基本要点：

• 时钟电路周围走低速低压信号电路
• 远离电源
• 在同层走线
• 保证阻抗连续
• 尽量走在少受杂散信号干扰的内层
• 晶振不要靠近电路板边缘
• 走等长线的部分周围要留出足够的空间(注意3W规则，100M以上时钟线必须拉圆弧线)。点对点、菊花链结构最常用。
• 晶振下最好不要走线，尤其是高速信号线。
• 注意大电容焊盘的特殊处理，要求保证电流供电能力。

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